`timescale 1ns / 1ps

////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   01:45:55 04/01/2013
// Design Name:   slowclock
// Module Name:   C:/Users/jimmy/Documents/2013/CSE 320/lab2/FIFO1/tb/tb_slowclock.v
// Project Name:  FIFO1
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: slowclock
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////

module tb_slowclock;

	// Inputs
	reg clk;

	// Outputs
	wire clk_800Hz;

	// Instantiate the Unit Under Test (UUT)
	slowclock uut (
		.clk(clk), 
		.clk_800Hz(clk_800Hz)
	);
	
	initial begin
		forever #10 clk <= ~clk;
		end

	initial begin
		// Initialize Inputs
		clk = 1;

		// Wait 100 ns for global reset to finish
		#10 clk = 0;

        
		// Add stimulus here

	end
      
endmodule

